1 引言

　　隨著人們對(duì)通信需求的不斷提高，要求信號(hào)的傳輸和處理的速度越來(lái)越快.相應(yīng)的高速PCB的應(yīng)用也越來(lái)越廣，設(shè)計(jì)也越來(lái)越復(fù)雜.高速電路有兩個(gè)方面的含義：一是頻率高，通常認(rèn)為數(shù)字電路的頻率達(dá)到或是超過(guò)45MHz至50MHz，而且工作在這個(gè)頻率之上的電路已經(jīng)占到了整個(gè)系統(tǒng)的三分之一，就稱(chēng)為高速電路.另外從信號(hào)的上升與下降時(shí)間考慮，當(dāng)信號(hào)的上升時(shí)間小于6倍信號(hào)傳輸延時(shí)時(shí)即認(rèn)為信號(hào)是高速信號(hào)，此時(shí)考慮的與信號(hào)的具體頻率無(wú)關(guān).

　　2 高速PCB設(shè)計(jì)的基本內(nèi)容

　　高速電路設(shè)計(jì)在現(xiàn)代電路設(shè)計(jì)中所占的比例越來(lái)越大，設(shè)計(jì)難度也越來(lái)越高，它的解決不僅需要高速器件，更需要設(shè)計(jì)者的智慧和仔細(xì)的工作，必須認(rèn)真研究分析具體情況，解決存在的高速電路問(wèn)題.一般說(shuō)來(lái)主要包括三方面的設(shè)計(jì)：信號(hào)完整性設(shè)計(jì)、電磁兼容設(shè)計(jì)、電源完整性設(shè)計(jì).

　　2.1 信號(hào)完整性(signal integrity)設(shè)計(jì)

　　信號(hào)完整性是指信號(hào)在信號(hào)線(xiàn)上的質(zhì)量.信號(hào)具有良好的信號(hào)完整性是指當(dāng)在需要的時(shí)候，具有所必需達(dá)到的電壓電平數(shù)值.差的信號(hào)完整性不是由某一因素導(dǎo)致的，而是由板級(jí)設(shè)計(jì)中多種因素共同引起的.特別是在高速電路中，所使用的芯片的切換速度過(guò)快、端接元件布設(shè)不合理、電路的互聯(lián)不合理等都會(huì)引起信號(hào)的完整性問(wèn)題.具體主要包括串?dāng)_、反射、過(guò)沖與下沖、振蕩、信號(hào)延遲等.

　　2.1.1 串?dāng)_(crosstalk)

　　串?dāng)_是相鄰兩條信號(hào)線(xiàn)之間的不必要的耦合，信號(hào)線(xiàn)之間的互感和互容引起線(xiàn)上的噪聲.因此也就把它分為感性串?dāng)_和容性串?dāng)_，分別引發(fā)耦合電流和耦合電壓.當(dāng)信號(hào)的邊緣速率低于1ns時(shí)，串?dāng)_問(wèn)題就應(yīng)該考慮.如果信號(hào)線(xiàn)上有交變的信號(hào)電流通過(guò)時(shí)，會(huì)產(chǎn)生交變的磁場(chǎng)，處于磁場(chǎng)中的相鄰的信號(hào)線(xiàn)會(huì)感應(yīng)出信號(hào)電壓.一般PCB板層的參數(shù)、信號(hào)線(xiàn)間距、驅(qū)動(dòng)端和接收端的電氣特性及信號(hào)線(xiàn)的端接方式對(duì)串?dāng)_都有一定的影響.在Cadence的信號(hào)仿真工具中可以同時(shí)對(duì)6條耦合信號(hào)線(xiàn)進(jìn)行串?dāng)_后仿真，可以設(shè)置的掃描參數(shù)有：PCB的介電常數(shù)，介質(zhì)的厚度，沉銅厚度，信號(hào)線(xiàn)長(zhǎng)度和寬度，信號(hào)線(xiàn)的間距.仿真時(shí)還必須指定一個(gè)受侵害的信號(hào)線(xiàn)，也就是考察另外的信號(hào)線(xiàn)對(duì)本條線(xiàn)路的干擾情況，激勵(lì)設(shè)置為常高或是常低，這樣就可以測(cè)到其他信號(hào)線(xiàn)對(duì)本條信號(hào)線(xiàn)的感應(yīng)電壓的總和，從而可以得到滿(mǎn)足要求的小間距和大并行長(zhǎng)度.

　　2.1.2 反射(reflection)

　　反射和我們所知道的光經(jīng)過(guò)不連續(xù)的介質(zhì)時(shí)都會(huì)有部分能量反射回來(lái)一樣，就是信號(hào)在傳輸線(xiàn)上的回波.此時(shí)信號(hào)功率沒(méi)有全部傳輸?shù)截?fù)載處，有一部分被反射回來(lái)了.在高速的PCB中導(dǎo)線(xiàn)必須等效為傳輸線(xiàn)，按照傳輸線(xiàn)理論，如果源端與負(fù)載端具有相同的阻抗，反射就不會(huì)發(fā)生了.二者阻抗不匹配會(huì)引起反射，負(fù)載會(huì)將一部分電壓反射回源端.根據(jù)負(fù)載阻抗和源阻抗的關(guān)系大小不同，反射電壓可能為正，也可能為負(fù).如果反射信號(hào)很強(qiáng)，疊加在原信號(hào)上，很可能改變邏輯狀態(tài)，導(dǎo)致接收數(shù)據(jù)錯(cuò)誤.如果在時(shí)鐘信號(hào)上可能引起時(shí)鐘沿不單調(diào)，進(jìn)而引起誤觸發(fā).一般布線(xiàn)的幾何形狀、不正確的線(xiàn)端接、經(jīng)過(guò)連接器的傳輸及電源平面的不連續(xù)等因素均會(huì)導(dǎo)致此類(lèi)反射. 另外常有一個(gè)輸出多個(gè)接收，這時(shí)不同的布線(xiàn)策略產(chǎn)生的反射對(duì)每個(gè)接收端的影響也不相同，所以布線(xiàn)策略也是影響反射的一個(gè)不可忽視的因素.

　　2.1.3 過(guò)沖(overshoot)和下沖(undershoot)

　　過(guò)沖是由于電路切換速度過(guò)快以及上面提到的反射所引起的信號(hào)跳變，也就是信號(hào)一個(gè)峰值超過(guò)了峰值或谷值的設(shè)定電壓.下沖是指下一個(gè)谷值或峰值.過(guò)分的過(guò)沖能夠引起保護(hù)二極管工作， 導(dǎo)致過(guò)早地失效，嚴(yán)重的還會(huì)損壞器件.過(guò)分的下沖能夠引起假的時(shí)鐘或數(shù)據(jù)錯(cuò)誤.它們可以通過(guò)增加適當(dāng)端接予以減少或消除.

　　2.1.4 振蕩(ringing)和環(huán)繞振蕩(rounding)

　　振蕩的現(xiàn)象是反復(fù)出現(xiàn)過(guò)沖和下沖.信號(hào)的振蕩和環(huán)繞振蕩由線(xiàn)上過(guò)度的電感和電容引起的接收端與傳輸線(xiàn)和源端的阻抗不匹配而產(chǎn)生的，通常發(fā)生在邏輯電平門(mén)限附近，多次跨越邏輯電平門(mén)限會(huì)導(dǎo)致邏輯功能紊亂.振蕩和環(huán)繞振蕩同反射一樣也是由多種因素引起的，振蕩可以通過(guò)適當(dāng)?shù)亩私踊蚴歉淖働CB參數(shù)予以減小，但是不可能完全消除.

　　在Cadence的信號(hào)仿真軟件中，將以上的信號(hào)完整性問(wèn)題都放在反射參數(shù)中去度量.在接收和驅(qū)動(dòng)器件的IBIS模型庫(kù)中，我們只需要設(shè)置不同的傳輸線(xiàn)阻抗參數(shù)、電阻值、信號(hào)傳輸速率以及選擇微帶線(xiàn)還是帶狀線(xiàn)，就可以通過(guò)仿真工具直接計(jì)算出信號(hào)的波形以及相應(yīng)的數(shù)據(jù)，這樣就可以找出匹配的傳輸線(xiàn)阻抗值、電阻值、信號(hào)傳輸速率，在對(duì)應(yīng)的PCB軟件Allegro中，就可以根據(jù)相對(duì)應(yīng)的傳輸線(xiàn)阻抗值和信號(hào)傳輸速率得到各層中相對(duì)應(yīng)信號(hào)線(xiàn)的寬度(需提前設(shè)好疊層的順序和各參數(shù)).選擇電阻匹配的方式也有多種，包括源端端接和并行端接等，根據(jù)不同的電路選擇不同的方式.在布線(xiàn)策略上也可以選擇不同的方式：菊花型、星型、自定義型，每種方式都有其優(yōu)缺點(diǎn)，可以根據(jù)不同的電路仿真結(jié)果來(lái)確定具體的選擇方式.

 

　　2.1.5 信號(hào)延遲(delay)

　　電路中只能按照規(guī)定的時(shí)序接收數(shù)據(jù)，過(guò)長(zhǎng)的信號(hào)延遲可能導(dǎo)致時(shí)序和功能的混亂，在低速的系統(tǒng)中不會(huì)有問(wèn)題，但是信號(hào)邊緣速率加快，時(shí)鐘速率提高，信號(hào)在器件之間的傳輸時(shí)間以及同步時(shí)間就會(huì)縮短.驅(qū)動(dòng)過(guò)載、走線(xiàn)過(guò)長(zhǎng)都會(huì)引起延時(shí).必須在越來(lái)越短的時(shí)間預(yù)算中要滿(mǎn)足所有門(mén)延時(shí)，包括建立時(shí)間，保持時(shí)間，線(xiàn)延遲和偏斜. 由于傳輸線(xiàn)上的等效電容和電感都會(huì)對(duì)信號(hào)的數(shù)字切換產(chǎn)生延遲，加上反射引起的振蕩回繞，使得數(shù)據(jù)信號(hào)不能滿(mǎn)足接收端器件正確接收所需要的時(shí)間，從而導(dǎo)致接收錯(cuò)誤.在Cadence的信號(hào)仿真軟件中，將信號(hào)的延遲也放在反射的子參數(shù)中度量，有SettLEDelay、Switchdelay、Propdelay.其中前兩個(gè)與IBIS模型庫(kù)中的測(cè)試負(fù)載有關(guān)， 這兩個(gè)參數(shù)可以通過(guò)驅(qū)動(dòng)器件和接收器件的用戶(hù)手冊(cè)參數(shù)得到， 可以將它們與仿真后的Settledelay、Switchdelay加以比較，如果在Slow模式下得到的Switchdelay都小于計(jì)算得到的值，并且在Fast的模式下得到的Switchdelay的值都大于計(jì)算得到的值，就可以得出我們真正需要的兩個(gè)器件之間的時(shí)延范圍Propdelay.在具體器件布放的時(shí)候，如果器件的位置不合適，在對(duì)應(yīng)的時(shí)延表中那部分會(huì)顯示紅色，當(dāng)把其位置調(diào)整合適后將會(huì)變成藍(lán)色，表示信號(hào)在器件之間的延時(shí)已經(jīng)滿(mǎn)足Propdelay規(guī)定的范圍了.

　　2.2 電磁兼容性(Electro Magnetic Compatibility)設(shè)計(jì)

　　電磁兼容包括電磁干擾和電磁忍受，也就是過(guò)量的電磁輻射以及對(duì)電磁輻射的敏感程度兩個(gè)方面. 電磁干擾有傳導(dǎo)干擾和輻射干擾兩種.傳導(dǎo)干擾是指以電流的形式通過(guò)導(dǎo)電介質(zhì)把一個(gè)電網(wǎng)絡(luò)上的信號(hào)傳導(dǎo)到另一個(gè)電網(wǎng)絡(luò)，PCB中主要表現(xiàn)為地線(xiàn)噪聲和電源噪聲.輻射干擾是指信號(hào)以電磁波的形式輻射出去，從而影響到另一個(gè)電網(wǎng)絡(luò).在高速PCB及系統(tǒng)設(shè)計(jì)中，高頻信號(hào)線(xiàn)、芯片的引腳、接插件等都可能成為具有天線(xiàn)特性的輻射干擾源.對(duì)EMC的設(shè)計(jì)根據(jù)設(shè)計(jì)的重要性可以分為四個(gè)層次：器件和PCB級(jí)設(shè)計(jì)，接地系統(tǒng)的設(shè)計(jì)，屏蔽系統(tǒng)設(shè)計(jì)以及濾波設(shè)計(jì).其中的前兩個(gè)為重要，器件和PCB級(jí)設(shè)計(jì)主要包括有源器件的選擇、電路板的層疊、布局布線(xiàn)等.接地系統(tǒng)的設(shè)計(jì)主要包括接地方式、地阻抗控制、地環(huán)路和屏蔽層接地等.在Cadence的仿真工具中，電磁干擾的仿真參數(shù)可以設(shè)置在X、Y、Z三個(gè)方向上的距離、頻率的范圍、設(shè)計(jì)余量、符合標(biāo)準(zhǔn)等.此仿真屬于后仿真，主要檢驗(yàn)是否符合設(shè)計(jì)要求，因此，在做前期工作時(shí)，我們還需要按照電磁干擾的理論去設(shè)計(jì)，通常的做法是將控制電磁干擾的各項(xiàng)設(shè)計(jì)規(guī)則應(yīng)用到設(shè)計(jì)的每個(gè)環(huán)節(jié)，實(shí)現(xiàn)在各個(gè)環(huán)節(jié)上的規(guī)則驅(qū)動(dòng)和控制.

　　2.3 電源完整性(Power integrity)設(shè)計(jì)

　　在高速電路中， 電源和地的完整性也是一個(gè)非常重要的因素， 因?yàn)殡娫吹耐暾院托盘?hào)的完整性是密切相關(guān)的.在大多數(shù)情況下，影響信號(hào)畸變的主要原因是電源系統(tǒng).如：地反彈噪聲太大、去耦合電容設(shè)計(jì)不合適、多電源或地平面地分割不好、地層設(shè)計(jì)不合理、電流分配不均等都會(huì)帶來(lái)電源完整性方面的問(wèn)題，引起信號(hào)的畸變而影響到信號(hào)的完整性.解決的主要思路有確定電源分配系統(tǒng)，將大尺寸電路板分割成幾塊小尺寸板，根據(jù)地平面反彈噪聲(Ground Bounce)(簡(jiǎn)稱(chēng)地彈)確定去耦電容，以及著眼于整個(gè)PCB板考慮等幾個(gè)方面.

　　在電路中有大的電流涌動(dòng)時(shí)會(huì)引起地彈，如大量芯片的輸出同時(shí)開(kāi)啟時(shí)，將有一個(gè)較大的瞬態(tài)電流在芯片與板的電源平面流過(guò)，芯片封裝與電源平面的電感和電阻會(huì)引發(fā)電源噪聲，這樣會(huì)在真正的地平面上產(chǎn)生電壓的波動(dòng)和變化，這種噪聲會(huì)影響其它元器件的動(dòng)作.設(shè)計(jì)中減小負(fù)載電容、增大負(fù)載電阻、減小地電感、減少器件同時(shí)開(kāi)關(guān)的數(shù)目均可以減少地彈.由于地電平面分割，例如地層被分割為數(shù)字地、模擬地、屏蔽地等，當(dāng)數(shù)字信號(hào)走到模擬地線(xiàn)區(qū)域時(shí)，就會(huì)產(chǎn)生地平面回流噪聲.同時(shí)根據(jù)選用的器件不同，電源層也可能會(huì)被分割為幾種不同電壓層，此時(shí)地彈和回流噪聲更需特別關(guān)注.在電源完整性的設(shè)計(jì)中電源分配系統(tǒng)和去耦電容的選擇很重要.一般使得電源系統(tǒng)(電源和地平面)之間的阻抗越低越好.可以通過(guò)規(guī)定大的電壓和電流變化范圍來(lái)確定我們希望達(dá)到的目標(biāo)阻抗，然后通過(guò)調(diào)整電路中的相關(guān)因素使電源系統(tǒng)各部分的阻抗與目標(biāo)阻抗逼近.對(duì)于去耦電容，必須考慮電容的寄生參數(shù)，定量的計(jì)算出去耦電容的個(gè)數(shù)以及每個(gè)電容的容值和具體放置位置，盡量做到電容一個(gè)不多，一個(gè)不少.在Cadence仿真工具中，將接地反彈稱(chēng)為同步開(kāi)關(guān)噪聲(Simultaneous switch noise)。在仿真時(shí)將電源間的寄生電感、電容和電阻， 以及器件封裝的寄生電感、電容和電阻都做考慮，結(jié)果比較符合實(shí)際情況.還可以根據(jù)系統(tǒng)使用的電路類(lèi)型與工作頻率，設(shè)置好期望的相關(guān)指標(biāo)參數(shù)后，計(jì)算出合適的電容大小以及佳的布放位置，設(shè)計(jì)具有低阻抗的接地回路來(lái)解決電源完整性問(wèn)題。

　　3 高速PCB的設(shè)計(jì)方法

　　3.1 傳統(tǒng)的設(shè)計(jì)方法

　　如圖1是傳統(tǒng)的設(shè)計(jì)方法，在后測(cè)試之前，沒(méi)有做任何的處理，基本都是依靠設(shè)計(jì)者的經(jīng)驗(yàn)來(lái)完成的.在對(duì)樣機(jī)測(cè)試檢驗(yàn)時(shí)才可以查找到問(wèn)題，確定問(wèn)題原因.為了解決問(wèn)題，很可能又要從頭開(kāi)始設(shè)計(jì)一遍.無(wú)論是從開(kāi)發(fā)周期還是開(kāi)發(fā)成本上看，這種主要依賴(lài)設(shè)計(jì)者經(jīng)驗(yàn)的方法不能滿(mǎn)足現(xiàn)代產(chǎn)品開(kāi)發(fā)的要求，更不能適應(yīng)現(xiàn)代高速電路高復(fù)雜性的設(shè)計(jì).所以必須借助先進(jìn)的設(shè)計(jì)工具來(lái)定性、定量的分析，控制設(shè)計(jì)流程.

　　3.2 Cadence設(shè)計(jì)方法

　　現(xiàn)在越來(lái)越多的高速設(shè)計(jì)是采用一種有利于加快開(kāi)發(fā)周期的更有效的方法.先是建立一套滿(mǎn)足設(shè)計(jì)性能指標(biāo)的物理設(shè)計(jì)規(guī)則，通過(guò)這些規(guī)則來(lái)限制PCB布局布線(xiàn).在器件安裝之前，先進(jìn)行仿真設(shè)計(jì).在這種虛擬測(cè)試中，設(shè)計(jì)者可以對(duì)比設(shè)計(jì)指標(biāo)來(lái)評(píng)估性能.而這些關(guān)鍵的前提因素是要建立一套針對(duì)性能指標(biāo)的物理設(shè)計(jì)規(guī)則，而規(guī)則的基礎(chǔ)又是建立在基于模型的仿真分析和準(zhǔn)確預(yù)測(cè)電氣特性之上的，所以不同階段的仿真分析顯得非常重要.Cadence軟件針對(duì)高速PCB的設(shè)計(jì)開(kāi)發(fā)了自己的設(shè)計(jì)流程，如圖2它的主要思想是用好的仿真分析設(shè)計(jì)來(lái)預(yù)防問(wèn)題的發(fā)生，盡量在PCB制作前解決一切可能發(fā)生的問(wèn)題.與左邊傳統(tǒng)的設(shè)計(jì)流程相比，主要的差別是在流程中增加了控制節(jié)點(diǎn)，可以有效地控制設(shè)計(jì)流程.它將原理圖設(shè)計(jì)、PCB布局布線(xiàn)和高速仿真分析集成于一體，可以解決在設(shè)計(jì)中各個(gè)環(huán)節(jié)存在的與電氣性能相關(guān)的問(wèn)題.通過(guò)對(duì)時(shí)序、信噪、串?dāng)_、電源結(jié)構(gòu)和電磁兼容等多方面的因素進(jìn)行分析，可以在布局布線(xiàn)之前對(duì)系統(tǒng)的信號(hào)完整性、電源完整性、電磁干擾等問(wèn)題作優(yōu)的設(shè)計(jì).

　　

 

　　圖1 傳統(tǒng)高速設(shè)計(jì)流程圖 2 Cadence高速設(shè)計(jì)流程

　　4 結(jié)語(yǔ)

　　高速PCB設(shè)計(jì)是一個(gè)很復(fù)雜的系統(tǒng)工程，只有借助于那些不僅能計(jì)算設(shè)計(jì)中用到的每個(gè)元器件的物理特性和電氣特性的影響及其相互作用，還必須能從設(shè)計(jì)的PCB中自動(dòng)提取和建立模型，并且具有提供對(duì)實(shí)際設(shè)計(jì)操作產(chǎn)生動(dòng)態(tài)特性描述的仿真器等強(qiáng)大功能的EDA軟件工具，才能更全面地解決以上信號(hào)完整性、電磁干擾、電源完整性等問(wèn)題.在具體設(shè)計(jì)過(guò)程中，在橫向上要求各部分的設(shè)計(jì)人員通力合作，在縱向上要求設(shè)計(jì)的各個(gè)階段綜合考慮，把設(shè)計(jì)和仿真貫穿于整個(gè)設(shè)計(jì)過(guò)程，實(shí)現(xiàn)過(guò)程的可控性，具體指標(biāo)的量化.只有這樣才能做到高效的設(shè)計(jì).

來(lái)源：Cadence的高速PCB設(shè)計(jì)